taigi jei ims silpna CPLD tai jokie fifo jau netilps. O jei daug resursu turi, tai gal galima pacia Atmega sukisti i FPGA :) Gal kas bandet? as is opencores nusikroviau, bet man smegenu trukumas buvo ja paleisti. O freewarinis niosas netilpo i fpga... -- Bye, Levas -- http://www.vabolis.lt - elektronika ir siaip "E-Zyz" <cust.software@gmail.com> wrote in message news:hliv6u$i77$1@trimpas.omnitel.net... >> Ar lengva suderint FPGA clock'a su SPI SCK, jei FPGA leidziu slave'u? >> Juolab FPGA clockas buna 50MHz, SPI is atmegos koks 4MHz. Ieskau kur kokio >> gero manualo visokiu interfeisu temom :) > > Cia paprasta. Padarai SPI kontroleri FPGA'ejuje ir prie sio kontrolerio > sisteminio CLK signalo prijungi SPI magistrales CLK signala. Atmegoj > sukonfiguruoji, taip, kad SPI CLK kylancio fronto metu SPI duomenu linijoj > jau butu nusistovejes duomenu bitas. Toliau, i kitus FPGA modulius gautus > duomenis perduosi panaudodamas kad ir koki FIFO, arba, kitas variantas - > padaryt CLK domenu sinchronizacija. >